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福利綜述：勞動(dòng)法規(guī)定的五險(xiǎn)一金，年終獎(jiǎng)金，年度高端體檢，帶薪年假，法定節(jié)假日，節(jié)日禮品，拓展訓(xùn)練，年度旅游，午餐補(bǔ)助。 工作時(shí)間：周一至周五 8:30-11:30 12:30-17:30 周末雙休 福利待遇： 1.提供具有競(jìng)爭(zhēng)性的薪酬福利； 2.除購(gòu)買五險(xiǎn)一金外，還提供補(bǔ)住房等補(bǔ)貼； 3.提供員工健康體檢，帶薪休假以及各種工會(huì)福利； 4.完善的培訓(xùn)發(fā)展體系，參觀考察等多元的學(xué)習(xí)方式； 5，對(duì)于年度優(yōu)秀的員工，公司除年終獎(jiǎng)外給予原始股權(quán)以激勵(lì)共同奮斗 崗位職責(zé)： 1、負(fù)責(zé)數(shù)字前端設(shè)計(jì)工作； 2、能夠獨(dú)立分析數(shù)字電路功能/性能和競(jìng)爭(zhēng)力； 3、能夠獨(dú)立分析模擬電路性能和接口設(shè)計(jì)； 4、能夠獨(dú)立完成驗(yàn)證/測(cè)試Check List等芯片測(cè)試工作； 5、負(fù)責(zé)與AE工程師協(xié)作進(jìn)行項(xiàng)目應(yīng)用開(kāi)發(fā)。 崗位要求 1、電子工程、計(jì)算機(jī)或微電子等專業(yè)，本科以上學(xué)歷； 2、熟悉Verilog HDL語(yǔ)言，熟悉ARM，AMBA總線及常用外設(shè)接口的原理； 3、熟悉常用的EDA工具(VCS,NCSIM, Verdi, Conformal, RC/DC, PT etc. )； 4、具有ARM或者M(jìn)CU項(xiàng)目經(jīng)驗(yàn)者優(yōu)先； 5、熟悉SOC系統(tǒng)架構(gòu)及驗(yàn)證經(jīng)驗(yàn)者優(yōu)先； 6、具有FPGA設(shè)計(jì)和調(diào)試經(jīng)驗(yàn)優(yōu)先； 7、熟悉UPF/CPF低功耗設(shè)計(jì)及實(shí)現(xiàn)流程者優(yōu)先； 8、具有團(tuán)隊(duì)精神，責(zé)任感，積極主動(dòng)，溝通能力強(qiáng)。